microgeek.eu

to może tu napiszę jak łatwo zrobić w VHDLu przesuwanie o 1 pozycję za pomocą jednej linijki:
Gdy mamy zmienną o nazwie werktor typu std_logic_vector( 7 downto 0 ) i chcemy ją przesunąć w lewo robimy to tak:

Kod: Zaznacz cały

wektor <= wektor( 6 downto 0 ) & wektor( 7 );

Sam wcześniej kombinowałem trochę inaczej, więc pomyślałem, że to wstawię. A może jakiś wątek z takimi "kilkulinijkowymi" poradami?

Dobre, dziękuję,

Wygląda na to że tą metodą można dowolnie sobie przemieszać wektor, np z 76543210 na 06243517.
Załóż może temat, coś w stylu VHDL Hacks, pierwszy wpis już mamy

Do dzieła, tu możecie wrzucać różne "sprytne" pomysły.

"Hyper Terminal"
Mój pierwszy "IP_core"

Jest to zaledwie szkic wersja alfa automatu wysyłającego znaki i komendy do wyświetlacza.

Kod: Zaznacz cały

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity FutabaM202 is   -- interfejs I/O
   port(
      clear      : in  std_logic;                     -- 
      output   : out std_logic_vector(7 downto 0);   -- USART data
      clk_in   : in  std_logic
   );
end entity FutabaM202;

architecture logic of FutabaM202 is
   signal counter   : integer range 1 to 44;   -char/cmd 
   begin
   process(clear, clk_in)
   constant row_1      : string (1 to 20) := "abcdefghijklmnoprstu"; --eg. text
   constant row_2      : string (1 to 20) := "ABCDEFGHIJKLMNOPRSTU"; --eg. text
      begin

      if clear = '1' then
         output <= std_logic_vector(to_unsigned(16#0D#,8));   --clear cmd 0D Hex
      elsif rising_edge(clk_in) then
   
         case counter is
            when 1|2|3|4|5|6|7|8|9|10|11|12|13|14|15|16|17|18|19|20
               => output <= std_logic_vector(to_signed(character'pos(row_1(counter)),8));   --ascii to std_logic_vector
            when 21|43
               => output <= std_logic_vector(to_unsigned(16#10#,8));   --cmd display position 10 Hex
            when 22 
               => output <= std_logic_vector(to_unsigned(16#14#,8));   --row = second; col = first 
            when 23|24|25|26|27|28|29|30|31|32|33|34|35|36|37|38|39|40|41|42
               => output <= std_logic_vector(to_signed(character'pos(row_2(counter-22)),8));   --ascii to std_logic_vector
            when 44
               => output <= std_logic_vector(to_unsigned(16#00#,8)); --row = first; col = first
            when others =>
               output <= std_logic_vector(to_signed(character'pos(' '),8));
               --counter <= 1;
         end case;
         counter <= counter + 1;
      end if;
   end process;
end architecture;

microgeek.eu

[FPGA] Tips & Tricks

[FPGA] Tips & Tricks

Re: [FPGA] MAXIMATOR rejestr przesuwny

Re: [FPGA] Tips & Tricks

Re: [FPGA] Tips & Tricks